どもです。
まず初めに、令和6年能登半島地震に被災された皆様に心よりお見舞い申し上げます。
だいぶ離れた地に住んでいますが、義援金等できることを少しずつ協力したく思います。
2024年・・・
皆様、新年あけましておめでとうございます。
元日からとんでもない事件や事故が続いた印象がありますが、皆様が無事に新年を迎えることができたのであれば幸いです。
ちなみにAUDIYは2023年の12月30~31日に原因不明の体調不良（腹痛、下痢、軽い吐き気、手先足先のしびれ）に遭い災難でした。
さて、今年はAUDIYが現在の職場に新卒入社して5年目に突入します。
2025年の4月に「入社5年の所感」を書けるようしっかりと一つ一つのできごとをまとめておければと思います。
今週のお題「2024年にやりたいこと」
ここでは2024年の目標を列挙して有言実行するための場として新年の挨拶にかえさせていただきたいと思います。
応用情報技術者の取得
AUDIYは一つ取得したい資格があります。
それは「エンベデッドシステムスペシャリスト」です。
大学・大学院で情報工学を学んだ経験を回路設計（ハードウェア設計）に活かすことを考えたときに、その専門知識を証明する資格として最も近い資格の一つだとAUDIYは考えています。（というか回路設計が密接に関わる資格が少なすぎでは？）
その足がかりとして応用情報技術者を2024年10月取得めざして活動していきたいと思っています。
デジタルフィルタIPの汎用性向上
2023年はPCM用の2倍オーバーサンプリングデジタルフィルタIPを公開しました。
現状は2倍オーバーサンプリングのみ行えるIPですので、「1/2デシメーション」および「フィルタリングのみ」が行えるよう修正して汎用性を高めたいところです。
SystemVerilogの習得
現在AUDIYはVerilog + PSLでRTL開発を行っていますが、これをSystemVerilog + SVAに昇華させたいです。
検証関係の機能がSystemVerilogのほうが充実しているのが最大の理由です。
アサーションベース検証本（？）の執筆
Intel FPGAの開発環境（Quartus Prime Lite）に標準付属のRTLシミュレータがModelSimからQuestaに変更になり、アサーションベース検証機能（SVA、PSL）が標準付属となりました。
これによって今までは環境の導入が高額であったアサーションベース検証の敷居がグッと低くなったと思います。
AUDIYもこれに伴いアサーションを導入しましたので、そろそろ学んだことをアウトプットする機会を設けたいところです。
ソフトウェアプログラミングも積極的に
2023年はFPGAやRTL一辺倒でしたが、2024年はマイコンやPCアプリケーションの開発も合間を縫って積極的に行っていきたいところです。
転職活動
今すぐ転職するとかではないですが、何かあったときのために日頃から履歴書・職務経歴書は作成・更新しておきたいところです。
良さげなサービスを見つけたので試してみようかしら・・・
と、2024年もやりたいことが満載でございます。w
もちろんこの中でできること、できないことは出てくるでしょうがそれはまた2024年の年末にでも振り返りたいと思います。
一番難易度が高いのは応用情報技術者試験の合格だと思いますので、ここを重点的に行なっていければと思います。
2024年もよろしくお願いいたします。
