電子回路わからん日記 | タイミング制約でどこまで遅延調整が働くのか試してみた

どうもです。

突然ですが皆さん、FPGAと周辺デバイスで通信するとき、クロックとデータの関係ってどうなってます？

AUDIYはI2CとかSPIのイメージで「クロックの1→0への変化に合わせてデータも変化する」というイメージがあるのですが、肝心のFPGAはそういった通信をクロックの「立ち上がり」でデータを読み取るので、FPGAから出力するときにどうすればいいか迷った時期がありました。

実際に過去に質問したことがあるのですが、

今FIR_x2のブログを書いててふと思ったんだけど少し疑問に思ったのでアンケート

同一クロックの立ち上がりエッジで動作しているFPGAの順序回路で、出力先デバイスのセットアップタイム確保のためクロックのたち下がりエッジに合わせてデータを出したいとき
— AUDIY (@AUDIY14) December 11, 2023

当時は知識がなく上記の選択肢くらいしか思いつきませんでしたが、その中で出てきた返答が

DDRで反転出力
— ΦAΦ(ﾌｧｲ) (@Physical_eng) December 11, 2023

当初は「シングルエンドなのにDDR？」と思いながら調べたところ、なんと「2つのデータ入力に0と1を入力しておいて、実際のクロックと逆位相を出力する」というもの。

AMDでも紹介があるので、ごくごく一般的な方法なのだと思います。

docs.amd.com

ちなみに上記のような「データウィンドウの中心にクロックの読み取りエッジが来る」信号を「センターアライン」と呼ぶそうです。

monoist.itmedia.co.jp

その一方・・・

下記記事ではDDR出力を利用せずに、センターアラインの通信においてクロックの読み取りエッジ付近でセットアップ/ホールドを制約する方法が記載されています。

monoist.itmedia.co.jp

この記事の書いていることが本当であれば「逆位相のクロックを作らなくてもセンターアラインの通信において制約を満たす設計が可能な場合もある」ということになります。

と同時に、AUDIYの中で一種の疑問が湧きます。

「どの程度までなら遅延を加えることが可能なんだ？」

実際にタイミング制約をいじって複数のFPGAデバイスで確認してみることにします。

実験に用いたデザイン

なんてことはない、8bitのアップカウンタです。

FPGAボード上の水晶発振器からのクロックをPLLで分周し、PLL出力の立ち上がりエッジに同期して数値を1ずつ増加させていきます。

PLL出力の周波数は使用するオシロスコープ（Analog Discovery 3）の性能も考慮して2MHzとし、出力クロックの立ち上がりエッジとカウンタ出力の最下位ビット（実質出力クロックの2分周）との時間差を計測します。

時間差を確認しながらタイミング制約のset_output_delayの値をいろいろいじってみて、実際に遅延を付加できるのか、付加できる遅延量の最大値はどの程度なのか確認してみます。

タイミング制約

以下、出力遅延に関するタイミング制約です。

set_output_delay -clock { o_clk } -min -15.000 [get_ports {o_count[0] o_count[1] o_count[2] o_count[3] o_count[4] o_count[5] o_count[6] o_count[7]}]
set_output_delay -clock { o_clk } -max   5.000 [get_ports {o_count[0] o_count[1] o_count[2] o_count[3] o_count[4] o_count[5] o_count[6] o_count[7]}]